Триггер с установочными входами (RS-триггер).

Триггер задержки (D-триггер). Т- триггер. JK-триггер

В импульсной и цифровой технике широко используются функциональные узлы, способные сохранять двоичную информацию (состояния «0», «1») после окончания действия входных импульсов. Такие функциональные узлы называют триггерами.

Указанное свойство триггера обусловлено тем, что факторами, воздействующими на его состояния, являются не только внешние управляющие сигналы, но и сигналы самого триггера (сигналы обратной связи).

В триггере два выхода один – прямой, а другой – инверсный. потенциалы на них взаимно инвертированы: лог1 на одном выходе соответствует лог.0 на другом. С приходом переключающих (запускающих) сигналов переход триггера из одного состояния в другое происходит лавинообразно, и потенциалы на выходах меняются на противоположные. В интервале между переключающими сигналами состояние триггера не меняется, т.е. он «запоминает» поступление сигналов, отражая это величиной потенциала на выходе, это дает возможность использовать его как элемент памяти.

При лавинообразных переключениях на выходе триггера формируются прямоугольные импульсы с крутыми фронтами. Это позволяет использовать триггер для формирования прямоугольных импульсов из напряжения другой формы (например, из синусоидального). При двух последовательных переключениях триггера на выходе формируется один импульс, т.е. триггер можно использовать в качестве делителя частоты переключающих сигналов с коэффициентом, равным двум.

В интегральной микросхемотехнике триггеры выполняют либо на основе логических интегральных элементов, либо как завершенный функциональный элемент в виде микросхемы.

Интегральные триггеры характеризуются большим разнообразием. Их отличают функциональный признак, определяющий поведение триггера при воздействии сигнала управления, а также используемый способ управления. По функциональному признаку различают триггеры типов RS, D, Т, JK и др. По способу управления триггеры подразделяют на асинхронные (нетактируемые) и тактируемые (синхронные).

В асинхронных триггерах переключение из одного состояния в другое осуществляется непосредственно с поступлением сигнала на информационный вход. В тактируемых триггерах помимо информационных входов имеется вход тактовых импульсов. Их переключение производится только при наличии разрешающего, тактирующего импульса.

Триггеры применяют при построении более сложных функциональных устройств счетчиков импульсов, регистров и т. д.

RS-триггеры.

В зависимости от способа управления различают асинхронные и тактируемые RS-триггеры. Асинхронные RS-триггеры являются простейшими, однако они получили широкое распространение в импульсной и цифровой технике. В частности, они служат основой триггеров других типов и требуют для своего построения два двухвходовых логических элемента типа И-НЕ или ИЛИ-НЕ. На рис.3.6,а приведена структурная схема асинхронного триггера на логических элементах И-НЕ. Схема имеет два выхода: Q – прямой выход состояния триггера, - инверсный выход.

Асинхронный RS-триггер, как и триггер любого другого типа, характеризуется двумя состояниями: логической «1» и логического «0». Состоянию логической «1» соответствует Q=1, =0; состоянию логического «0» - Q=0, =1.

По информационному входу S производится установка триггера в состояние логической «1», а по информационному входу R — установка (перевод) триггера в исходное состояние логического «0». Этому соответствуют сокращенные обозначения входов и название триггера: S - set (установка), R - reset (возвращение в исходное состояние).

		x1 x2 F 0 0 1 0 1 1 1 0 1 1 1 0 д)

Рис.3.6. Структурная схема асинхронного RS-триггера на логических

элементах И-НЕ (а), его таблица переходов (б) и временные диаграммы (в),

таблица истинности элемента И-НЕ (д)

Особенностью схемы являются инверсные входы и . Это означает, что для перевода триггера, например, в единичное состояние нужно на вход S подать не единичный, а нулевой сигнал, а в состоянии покоя на входы и лог.1. Рассмотрим принцип действия триггера.

Принцип действия триггера определяется поведением в нем элементов И-НЕ. Он иллюстрируется таблицей переходов триггера (рис.3.6,б), где указаны значения входных сигналов и в некоторый момент времени tⁿ и состояние триггера (по значению его прямого выхода) в следующий момент времени tⁿ⁺¹ после прихода очередных импульсов.

При =0 и =1 подтверждается предшествующее состояние, если триггер находился в состоянии логической «1», и переход его в состояние «1», если триггер до этого находился в состоянии «0» (первая строка сверху в таблице на рис.3.6,б).

Пусть триггер находился в состоянии логической «1», т.е. Q=1, =0. Тогда при =0 и =1 на выходе элемента Э₁ будет лог.1 (т.к. вход S – инверсный) и независимо от значения сигнала на втором входе элемента Э₁ Q=1. На обоих входах элемента Э₂ присутствуют логические «1». Это обеспечивает =0. Таким образом, триггер будет находится в состоянии лог.1

Пусть триггер находится в состоянии лог.0, т.е. Q=0, =1. Тогда при =0 и =1 на выходе элемента Э₁ появится лог.1, т.е. произойдет переключение элемента Э₁ в состояние лог.1. Следовательно на левом входе элемента Э₂ появится лог.1 и тогда на выходе элемента Э₂ появится лог.0 ( =0), т.е. элемент Э₂ переключится в состояние лог.0. таким образом произойдет переход триггера из состояния лог.0 в состояние лог.1 (первая строка сверху в таблице на рис.3.6,б).

Для его переключения из этого состояния (из состояния «1» (Q=1, =0,) в состояние «0», Q=0, =1) на входы должна поступить комбинация сигналов =l, =0. После чего на выходе Q=0, на входах Э₂ будут лог.0, следовательно на выходе =1 (вторая строка сверху в таблице переходов). Положение доказывается аналогичным образом.

Значениям сигналов на входе S=R=1 соответствует сохранение триггером предыдущего состояния (третья строка сверху в таблице переходов). Пусть до появления такой комбинации сигналов на входах в триггере была записана логическая «1» (Q=1, =0). При наличии S=R=1 имеем на обоих входах элемента Э₂ по логической «1». Это обусловливает =0. На правом входе элемента Э₁ будет логический «0», что дает Q=1.

При комбинации S=R=0 (последняя строка снизу в таблице переходов) один из входов обоих элементов И-НЕ имеет логический «0». Согласно рис.3.6,в, Q= =1. Такие значения выходных сигналов триггера не соответствуют ни его состоянию «1» (Q= 1, =0), ни его состоянию «0» (Q=0, =1). Триггер принимает неопределенное состояние. По указанной причине комбинация сигналов на входе S=R=0 для асинхронного RS-триггера на элементах И-НЕ является запрещенной. Рассмотренной схеме триггера соответствуют временные диаграммы, приведенные на рис.3.6,в. Они построены с учетом таблицы переходов, приведенной на рис.3.6,б.

На рис.3.7,а показана структурная схема асинхронного RS-триггера на двухвходовых логических элементах ИЛИ-НЕ. В отличие от предыдущей схемы триггер управляется не инверсными, а прямыми значениями входных сигналов. Работу схемы иллюстрирует таблица переходов, приведенная на рис.3.7,б.

		x1 x2 F 0 0 1 0 1 0 1 0 0 1 1 0 д)

Рис.3.7. Структурная схема асинхронного RS-триггера на логических

элементах ИЛИ-НЕ (а), его таблица переходов (б) и временные

диаграммы (в), таблица истинности элемента ИЛИ-НЕ (д)

Пусть триггер находится в состоянии лог.0 (Q=0, =1), а на входах действуют сигналы S=0, R=0. Для его переключения в состояние лог.1 Q= 1, =0 подадим на входы комбинацию S=1, R=0. Тогда на выходе элемента Э₂ установится лог.0 ( =0), на обоих входах элемента Э₁ будут одновременно присутствовать лог. 0, и на выходе Q установится лог. 1 — триггер переключится в новое состояние (лог.1 Q= 1, =0) (первая строка на рис.3.7,б). Для его переключения из этого состояния на входы должна поступить комбинация S=0, R=1. После чего на выходе Q будет лог. 0, на входах элемента Э₂ одновременно окажутся лог. 0 и его выход примет потенциал, соответствующий =1, т. е. триггер переключится в состояние лог.0 (Q=0, =1) (вторая строка на рис.3.7,б).

При S=R=0 в триггере сохраняется предшествующее состояние («0» или «1»). Например, при Q=0 на обоих входах элемента Э₂ присутствуют логические «0», что дает Q=1. Сигнал на правом входе элемента Э₁ равен единице, вследствие чего (см. рис.3.7,в) в триггере поддерживается состояние Q=0.

Комбинация S=R=1 для схемы триггера на элементах ИЛИ-НЕ является запрещенной ввиду неопределенности его состояния. Для этой комбинации Q= =0. Схеме триггера соответствуют временные диаграммы, приведенные на рис.3.7,в.

Из двух рассмотренных схем асинхронных RS-триггеров триггер на логических элементах И-НЕ нашел большее применение ввиду большей распространенности этих элементов в сериях интегральных микросхем.

На рис.3.8,а приведена структурная схема тактируемого RS-триггера на элементах И-НЕ. Переключения в тактируемом триггере возможны, как отмечалось, лишь при наличии разрешающего сигнала (импульса тактов), подаваемого на вход Т. Эта особенность схемы связана с применением на входах асинхронного RS-триггера двух управляющих элементов И-НЕ (Э₃, Э₄). Принцип действия схемы иллюстрируют временные диаграммы, приведенные на рис.3.8,б.

Рис.3.8. Структурная схема тактируемого RS-триггера (а)

и его временные диаграммы (б)

При нулевых значениях сигналов на всех трех входах (S=R=Т=0) на выходах элементов Э₃, Э₄ действует логическая «1». Состояние RS-триггера на элементах Э₁, Э₂ остается без изменения (интервал времени t₀-t₁); на рис.3.8,б принято за нулевое. Состояние триггера сохраняется и при S=l, R=Т=0 (интервал времени t₁-t₂). В момент времени t₂ сигналы логической «1» совпадают по входам S и T(S=Т=1, R=0). На выходе элемента Э₃ действует логический «0», а на выходе элемента Э₄ — логическая «1», что приводит к переключению триггера на элементах Э₁, Э₂ в состояние «1».

Очередное переключение триггера возможно лишь в момент времени t₄, когда R=Т=1,S=0, а также в момент времени t₅, когда S=Т=1,R=0. Комбинация S=R=Т=1 в триггере должна быть исключена, так как на выходах элементов Э₃, Э₄ при этом присутствовал бы одновременно сигнал «0», что, как известно, запрещено для асинхронного RS-триггера на логических элементах И-НЕ. Тактируемые RS-триггеры нашли широкое применение в устройствах цифрового действия для хранения двоичной информации в течение времени, большего ее существования в исходном источнике, например для хранения промежуточной информации, передаваемой от счетчиков импульсов и регистров.

D-триггеры.

D-триггеры имеют один информационный вход. Состоянию логической «1» соответствует единица на входе триггера, а состоянию логического «0» — нулевой уровень входного сигнала. На практике наибольшее применение получили тактируемые (однотактные и двухтактные) D-триггеры. Их обозначение обусловлено свойством сохранять состояние логической «1» после снятия входного сигнала до прихода очередного тактового импульса (delay — задержка). D-триггеры широко используют при построении регистров.

На рис.3.9,а приведена структурная схема однотактного D-триггера, выполненная на основе асинхронного RS-триггера. Временные диаграммы, поясняющие его принцип действия, изображены на рис.3.9,б.

Рис.3.9. Структурная схема тактируемого D-триггера (а) и

его временные диаграммы (б)

Предположим, что к моменту прихода входного сигнала D-триггер находился в состоянии логического «0» (Q=О, =1). В интервале времени t₁-t₂, когда действует входной сигнал D, состояние триггера не изменяется, так как при этом Т=0 и сигналы на входах элементов Э₁,Э₂ S=R=1. Действие сигнала Т=1 в момент времени t₂ обусловливает на выходе элемента Э₃ S=0, а на выходе элемента Э₄ R=1. Это приводит к переключению триггера в состояние логической «1» (Q=1, =0). Состояние «1» триггера не изменится до момента времени t₄, так как при Т=0 сигналы на входах асинхронного триггера S=R=1. Появление в момент времени t₄ сигнала Т=1 дает R=0,S=1 и вызывает переключение триггера в состояние логического «0». Принцип действия двухтактных D-триггеров подобен однотактным. Отличие заключается в том, что запись информации в них производится с участием одной последовательности тактовых импульсов, а считывание — с участием другой последовательности тактовых импульсов. Обе последовательности тактовых импульсов имеют фазовый сдвиг в 180°.

Двухтактные D-триггеры просто реализуются на комбинированных логических элементах.

На рис.3.10,а приведена структурная схема однофазного (имеющего один выход) двухтактного D-триггера на элементе 2И-ИЛИ. Запись единицы в триггере осуществляется при одновременном действии сигналов T₂,D на входах элемента И₂, а считывание производится по входу Т₁ элемента И₁. Процессы в схеме иллюстрируют временные диаграммы рис.3.10,б.

До момента времени t₁ триггер находится в состоянии «0». При наличии в момент времени t₁ сигналов на обоих входах элемента И₂ происходит изменение состояния триггера (Q=1). Это состояние поддерживается в триггере до момента времени t₂ логической «1» на обоих входах элемента И₁.

В момент времени t₂ Т₁ = 0, на выходе элемента И₁, действует логический «0», что вызывает переход триггера в исходное нулевое состояние.

Рис.3.10. Структурная схема однофазного двухтактного D-триггера (а)

и его временные диаграммы (б)

Т-триггер.

Характерным свойством Т-триггера является его переключение в противоположное состояние с приходом каждого очередного входного импульса. Ввиду широкого применения в счетчиках импульсов его часто называют триггером со счетным запуском.

Триггеры Т-типа выполняются на базе двух асинхронных RS-триггеров (MS-схема), один из которых называют основным (master — основной), а другой — вспомогательным (slave — вспомогательный) (триггеры ОТ и ВТ на рис.3.11,а).

Рис.3.11. Структурная схема Т-триггера (а) и его временные диаграммы (б)

По MS-схеме реализуются несколько вариантов Т-триггера. Особенностью рассматриваемой структурной схемы является наличие в ней дополнительного инвертора (элемент Э₅), управляющего ВТ. В связи с этим ее называют часто схемой с инвертором.

Последовательность переключения асинхронных RS-триггеров, входящих в T-триггер, такая. На этапе фронта входного импульса переключается основной триггер, а по окончании длительности t_и входного импульса (на этапе среза) — вспомогательный триггер (рис.3.11,6). Указанная особенность отражается в другом названии схемы — триггер с внутренней задержкой(Т_t).

Режим счетного запуска T-триггера определяет указанные ниже особенности, учитываемые при его построении. В схеме должны быть созданы условия для сохранения нового состояния после переключения триггера входным импульсом. При этом должна обеспечиваться необходимая направленность переключения: если триггер находится в состоянии «1», то входной импульс переводит его в состояние «0», и наоборот. Предположим, что после переключения оба триггера установлены в состояние «1». Состояние «1» основного триггера поддерживается единичными сигналами с выходов элементов Э₈, Э₉. Значения «1»на выходах этих элементов создаются ввиду того, что сигнал на одном из их входов Т=0. Состояние «1» вспомогательного триггера обусловливается тем, что при Т=0 на обоих входах элемента Э₃ действует логическая «1», а на выходе элемента Э₃ — логический «0». Избирательность переключения Т-триггера достигается наличием связей элементов Э₈, Э₉ с выходами вспомогательного триггера. Если до прихода очередного входного импульса Т в триггере записана «1», то по цепям обратных связей на входе элемента Э₉ будет логическая «1», а на выходе элемента Э₈ — логический «0». При поступлении входного импульса Т элемент Э₉ переходит в состояние «0», вызывая переключение в нулевое состояние основного триггера, а после окончания входного импульса в состояние «0» переключается и вспомогательный триггер. Принцип действия схемы поясняют временные диаграммы, приведенные на рис.3.11,б. К моменту времени t₁, триггеры ОТ и ВТ находятся в состоянии «1». В момент времени t₁ T=1 и триггер ОТ переходит в состояние «0», однако при этом на выходе элемента Э₅ действует логический «0», а на выходах элементов Э₃ и Э₄ — по логической «1». Таким образом, на этапе действия входного импульса состояние ВТ не изменяется. В момент времени t₂ Т=0 и на выходе элемента Э₅ действует логическая «1». На обоих входах элемента Э₄ присутствует «1», сигнал на выходе элемента Э₄ становится равным нулю, что вызывает переключение в состояние «0» и вспомогательного триггера.

С момента времени t₃ действие входного импульса направлено на переключение триггера в состояние «1». Вначале (в момент времени t₃) в состояние «1» переключается триггер ОТ, а затем (в момент времени t₄) и триггер ВТ. В последующем процессы в схеме повторяются.

JK-триггер.

JK-триггер получают на основе T-триггера (рис.3.11,а) путем использования в его входных цепях трехвходовых элементов И-НЕ, позволяющих иметь два дополнительных входа J и К (пунктирные линии на рис.3.11,а). Наличие двух дополнительных входов расширяет функциональные возможности триггера, в связи с чем JK-триггер называют универсальным. При соответствующем подключении входов JК-триггер, в частности, может выполнять функции RS, D- и T-триггеров (рис.3.12,а-в) JK.

JK-триггер, так же как и все типы триггеров, получаемые на его основе, является триггером с внутренней задержкой: в момент действия импульса Т информация записывается в основной триггер, а после его окончания состояние основного триггера передается во вспомогательный. Наличие в работе схемы внутренней временной задержки, определяемой длительностью тактовых импульсов, часто отражается символом «t» в обозначении JK триггера и триггеров, выполненных на его основе: JK_t, R-S_t, D_t, T_t.

Рис.3.12. Схемы триггеров RS (a), D (б), T (в),

реализуемых на основе JK-триггера

RS_t и D_t триггеры являются тактируемыми (рис.3.12,а,б); RS_t-триггер (рис.3.12,а) получают подачей на вход J сигнала S; а на вход К — сигнала R; D_t-триггер создается введением инвертора в цепь входа К (рис.3.12,б). Триггер со счетным запуском (Т_t триггер) реализуется подключением входов J и К к входу Т. Условные изображения триггеров представлено на рис.3.13.

а б в г д

е ж з

Рис. 3.13. Условные обозначения триггеров: а) RS; б) RS-триггер с инверсными входами; в) тактируемый RS-триггер (RSC-триггер); г) двухступенчатый тактируемый RS-триггер с перепадом 1/0; д) двухступенчатый тактируемый RS-триггер с перепадом 0/1; е) двухступенчатый RS-триггер с асинхронными входами; ж) двухтактный D-триггер с перепадом 1/0; з) JK-триггер с 3 объединенными конъюнкцией J-входами, с 3 объединенными конъюнкцией K-входами и с входами S,R асинхронной установки.

Счетчики импульсов

3.3.1. Суммирующий счётчик.

Подсчет числа импульсов является наиболее распространенной операцией в устройствах цифровой обработки информации. Повышенный интерес к таким устройствам объясняется их высокой точностью, возможностью применения регистрирующих приборов с непосредственным цифровым представлением результата, а также возможностью осуществления связи с ЭВМ. В устройствах цифровой обработки информации измеряемый параметр (угол поворота, перемещение, скорость, частота, время, температура и т. д.) преобразуется в импульсы напряжения, число которых в соответствующем масштабе характеризует значение данного параметра. Эти импульсы подсчитываются счетчиками импульсов и выражаются в виде цифр.

По целевому назначению счетчики подразделяют на: простые и реверсивные. Простые счетчики, в свою очередь, подразделяют на: суммирующие и вычитающие.

Суммирующий счетчик предназначен для выполнения счета в прямом направлении, т.е. для сложения. С приходом очередного счетного импульса на вход счетчика его показание увеличивается на единицу.

Вычитающий счетчик служит для осуществления счета в обратном направлении, т.е. для вычитания. Каждый счетный импульс, поступающий на вход вычитающего счетчика, уменьшает его показание на единицу.

Реверсивные счетчики предназначены для выполнения операции счета как в прямом, так и в обратном направлении, т.е. они могут работать в режиме сложения и вычитания.

Основными показателями счетчиков являются модуль счета (коэффициент счета К) и быстродействие.

Коэффициент счета определяет число импульсов, которое может быть сосчитано счетчиком.

Быстродействие счетчика характеризуется максимальной частотой f_cч следования счетных импульсов и связанным с ней временем t_Уст установки счетчика. Величина t_уст определяет максимальное время протекания переходных процессов во всех разрядах счетчика с поступлением на вход очередного счетного импульса.

Счетчики импульсов выполняются на основе триггеров. Счет числа поступающих импульсов производится с использованием двоичной системы счисления

Двоичные суммирующие счетчики с непосредственной связью. Двоичные счетчики производят счет поступающих импульсов в двоичной системе счисления. Основным узлом двоичного счетчика (служащим также его разрядом) является триггер со счетным запуском, осуществляющий подсчет импульсов по модулю 2.

Многоразрядные двоичные суммирующие счетчики с непосредственной связью выполняются путем последовательного соединения счетных триггеров. Счетные импульсы подаются на счетный вход первого триггера. Счетные входы последующих триггеров связаны непосредственно с прямыми выходами предыдущих триггеров: вход второго триггера соединен с выходом первого триггера, вход третьего — с выходом второго и т. д.

Принцип действия двоичного счетчика с непосредственной связью рассмотрим на примере четырехразрядного счетчика, показанного на рис.3.14,а. Схема выполнена на счетных T_t триггерах с внутренней задержкой. Работу схемы иллюстрируют временные диаграммы, приведенные на рис. 3.14.

Рис.3.14. Схема двоичного счетчика (а) и его временные диаграммы (б)

Перед поступлением счетных импульсов все разряды счетчика устанавливаются в состояние «0» (Q₁=Q₂=Q₃=Q₄=0) подачей импульса на вход «Установка нуля». При поступлении первого счетного импульса (рис.3.14,б) первый разряд подготавливается к переключению в противоположное состояние и после окончания действия входного импульса переходит в состояние Q=1. В счетчик записывается число 1. Уровень 1 с выхода Q1 воздействует на счетный вход второго разряда, подготавливая его к переключению. По окончании второго счетного импульса первый разряд счетчика переходит в состояние «0», а второй разряд переключается в состояние «1». В счетчике записывается число 2 с кодом 0010.

Подобным образом осуществляется работа схемы с приходом последующих импульсов. Первый разряд счетчика, как видно из рис.3.14,б, переключается с приходом каждого входного импульса, второй разряд — каждого второго, третий — каждого четвертого, а четвертый разряд срабатывает на каждый восьмой счетный импульс.

По окончании 15-го импульса все разряды счетчика устанавливаются в состояние «1» (рис.3.14,б), а 16-й импульс переключает первый разряд счетчика в состояние «0». Уровень Q₁=0 переводит второй разряд счетчика в состояние Q₂=0, что, в свою очередь, вызывает Q₃=0, а затем и Q₄=0, т.е. счетчик переходит в исходное состояние.

В соответствии с рис.3.14,б установка в исходное состояние «0» двух последовательно включенных триггеров (T₁ и T₂) осуществляется четвертым счетным импульсом, трех триггеров (Т₁-Т₃) — восьмым и четырех триггеров (T₁-Т₄) — 16-м счетным импульсом. Из этого следует, что модуль счета двухразрядного, трехразрядного и четырехразрядного двоичных счетчиков равен соответственно 4, 8 и 16. Модуль счета двоичного счетчика находят из соотношения K_cч =2^N , где N — число разрядов счетчика.

В процессе работы двоичного счетчика частота следования импульсов на выходе каждого последующего триггера уменьшается вдвое по сравнению с частотой его входных импульсов (рис.3.14, б). Это свойство схемы используют для построения делителей частоты. При использовании схемы в качестве делителя частоты входной сигнал подают на счетный вход первого триггера, а выходной снимают с последнего триггера. Выходная и входная частоты связаны соотношением

f_выx = I_вх/K_сч

Максимальное время установки t_устmax в двоичных счетчиках с непосредственной связью характеризуется суммарной задержкой в последовательной передаче информации от младшего к старшему разряду счетчика. Другими словами, параметр t_устmax определяется временем перехода счетчика из кода 2^N-1 в код 00...0. Его находят из соотношения

t_устmax=Nt_{з т}.,

где t_з.т - задержка переключения Т_t триггера после окончания счетного импульса.

Время установки возрастает с увеличением числа разрядов, что сказывается на быстродействии счетчика. Максимальная частота следования счетных импульсов ограничивается величиной

f_вх=1/(t_и + t_{уст max}).

Счетчики с коэффициентом счета К_сч 2^N. B рассмотренных двоичных счетчиках коэффициент счета связан определенной зависимостью с числом разрядов (триггеров) счетчика К_сч = 2^N и может быть равен. 2, 4, 8, 16, 32 и т.д. Однако на практике часто возникает необходимость в счетчиках, коэффициент счета которых не соответствует указанным значениям. В частности, требуются счетчики с коэффициентом счета К_сч=3, 10 и т. д., т. е. счетчики, принимающие в процессе работы соответственно 3, 10 состояний и т. д.

Такие счетчики выполняются на основе двоичных счетчиков. Общий принцип их построения основывается на исключении у счетчика с К_сч=2^N соответствующего числа «избыточных» состояний. Число избыточных (запрещенных) состояний s определяется разностью:

s =2N-K_CЧ,

где 2^N - количество состояний двоичного счетчика; К_сч - требуемый коэффициент счета.

Число триггеров синтезированного счетчика выбирают по минимуму величины s. Например, при построении счетчика с K_сч=3 на двух триггерах и счетчика с К_сч=10 на четырех триггерах следует исключить соответственно 1 и 6 состояний.

Способы построения счетчиков с коэффициентом счета K_сч 2^N достаточно разнообразны. Наибольшее распространение получили способ принудительной установки в состояние «0» всех разрядов двоичного счетчика и способ принудительного насчета. По первому способу реализуются счетчики с естественным порядком счета, по второму — счетчики с принудительным насчетом.

В счетчиках с естественным порядком счета порядок счета такой же, как в двоичных счетчиках. Отличие заключается в том, что путем введения дополнительных связей счет заканчивается раньше значения 2^N. Так, у счетчика с К_сч=10 переход разрядов в состояние «0» будет происходить с приходом не 16-го, а 10-го счетного импульса («система 16—6»).

Пример построения счетчика с естественным порядком счета при К_сч=10 приведен на рис.3.15. Счетчик содержит четыре Т_t-триггера и пять элементов Э1 — Э₅, управляющих переключением триггеров Т_t2 — T_t4.

Рис.3.15. Схема декадного счетчика с естественным порядком счета

Запуск триггера Т_t1 осуществляется непосредственно счетными импульсами, а запуск триггеров T_t2 - Т_t4 — счетными импульсами, проходящими через элементы Э₁ -Э₄.

До наступления 10-го счетного импульса последовательность переключения триггеров та же, что и у двоичного счетчика (табл.3.3).

Действительно, к приходу счетного импульса на один из входов элементов Э₁ -Э₄ подается логический «0» с выхода Q₁=0 и все они закрыты для пропускания первого счетного импульса на входы Т_t2 - Т_t4. Первый счетный импульс переключает только триггер Т_t1 первого разряда (см. табл.3.3). К приходу второго счетного импульса подготовлен к пропусканию счетного импульса элемент Э₁ (на левом его входе присутствует «1» с выхода Q₁=1, а на правом - «1» с выхода Q₄=1). Элемент Э₂ закрыт по входу Q₂=0, элемент Э₃ - по входам Q₂=Q₃=0, а элемент Э₄ - по входу Q₄=0. Второй счетный импульс переключает в состояние «0» триггер T_t1 и в состояние «1» триггер Т_t2. К приходу третьего счетного импульса элементы Э₁-Э₄ закрыты по одному из их входов (Q₁=0) Третий счетный импульс переключает только триггер Т_t1. В соответствии с табл.3.3 происходит переключение триггеров разрядов с приходом и последующих четвертого — девятого счетных импульсов.

Таблица 3.3

Последовательность переключения триггеров

После девятого счетного импульса триггеры счетчика принимают следующие состояния: Q₁=Q₄=1, Q₂=Q₃=0. Сигналы Q₂=Q₃=Q₄=0 закрывают элементы Э₁, Э₂, Э₃, а сигнал Q₄=1 подготавливает элемент Э₄ к отпиранию при поступлении 10-го счетного импульса. Поступающий 10-й счетный импульс переводит триггеры Т_t1 и T_t4 в состояние «0», обеспечивая нулевое исходное состояние всех разрядов счетчика.

В счетчиках с принудительным насчетом исключение избыточных состояний двоичного счетчика достигается путем принудительной установки отдельных его разрядов в состояние «1» в процессе счета.

Принудительный насчет осуществляется введением обратных связей со старших разрядов двоичного счетчика в младшие, благодаря чему соответствующие младшие разряды вне очереди переключаются в состояние «1».

Вследствие принудительного насчета показания рассматриваемых счетчиков не соответствуют двоичной системе счисления. По этой причине их относят к классу счетчиков с «произвольным» порядком счета.

Способ реализации счетчиков с принудительным насчетом в процессе счета покажем на примере структурной схемы счетчика с K_сч=10 (рис.3.16). Схема состоит из четырех триггеров и цепей обратных связей с выхода четвертого разряда на запись «1» во второй и третий разряды.

Рис.3.16. Структурная схема декадного счетчика с

принудительным насчетом

До записи «1» в четвертый разряд, т.е. до прихода восьмого счетного импульса, счетчик работает как двоичный. С приходом восьмого счетного импульса «1» записывается в триггер T₄ с осуществлением обратной связи на запись «1» во вторую и третью ячейки. Таким образом, после восьмого счетного импульса вследствие принудительного насчета в счетчик записывается число 8+6=14. Девятый счетный импульс устанавливает «1» в триггере T₁, а 10-й счетный импульс возвращает счетчик в исходное нулевое состояние.

Счетчики с K_сч=10 называют десятичными или декадными. Они нашли широкое применение для регистрации числа импульсов с последующим визуальным отображением результата. Десятичные счетчики часто включают последовательно (рис.3.17).

Последовательное соединение двух схем десятичного счета дает пересчет на 100, трех — на 1000 и т. д. Первая декада производит счет единиц входных импульсов от 0 до 9. Десятый импульс устанавливает разряды первой декады состояние «0», а формируемый ею на выходе импульс записывает «1» во вторую декаду, что соответствует числу 10. Вторая декада считает десятки (от 10 до 90), третья — сотни (от 100 до 900) и т, д.

Рис. 3.17. Последовательное соединение декадных счетчиков

• ⇐ Назад
• 2
• 3
• 4
• 5
• 6
• 7
• 8910
• 11
• 12
• 13
• 14
• 15
• 16
• 17
• Далее ⇒