Продолжение вопросов по VHDL
ВОПРОСЫ К ЗАЩИТАМ ЛАБ.РАБОТ по курсу СМПЦС
РАЗДЕЛ_ МОДЕЛИРОВАНИЕ ЗУ
Московский Энергетический Институт
Кафедра ВМСС
Поляков А.К. 2014 г.
ТРИ ЛАБ. РАБОТЫ ПО ТЕМЕ
«ВЕРИФИКАЦИЯ ПРОЕКТА ЗУ»
Вопросы к лаб. 1-
Модели связки библиотечных микросхем
Раздел схемотехники
1) Какой порядок задержек сигналов в микросхемах серии 1533? 1554?
2) Какая нагрузочная способность микросхем серии 1533?
3) Чем отличается триггер защелка от динамического триггера?
4)Что такое время предустановки и удержания сигнала?
5)Зачем на выходах регистров типа ИР22,ИР23 стоят тристабильные буфера?
6) Что такое ОБЩАЯ ШИНА?
7) Увеличиваются или уменьшаются задержки сигналов в микросхемах при повышении температуры?
8) Когда вы проектировали ЗУ , какие величины задержек сигналов вы использовали- мин, тип или мах?
9) Как вы поступали с незадействованными портами микросхем?
10)Если оставить висящим в воздухе впорт микросхемы какое значение сигнала будет на нем для серии 1533 и 1554?
Раздел моделирования
0)Чем различаются библиотеки КР1533- модели микросхем и КР15ХХ- модели функц элементов ?
1) Какие величины задержек использованы в библиотеках- Минимальные или средние или максимальные?
2) Как изменять задержки во всех элементах библиотеки сразу изменяя один параметр- какой??
3)Модели РС-цепочек и мультивибраторов АГ синтезабельны или они применяются только при моделировании?
4) Как подключать библиотеки к модели вашего устройства?
5)Какие величины задержек надо использовать в моделях микросхем
Минимальные или средние или максимальные?
6) В библиотеках есть возиможность использовать векторные модели узлов и скалярные- чем они отличаются и какие когда предпочтительнее?
7) В библиотеках есть модели узлов и модели микросхем( в микросхеме может быть несколько узлов- типа ЛА3- там 4 вентиля 2И-Не). Какие модели вы предпочитаете использовать и где эти модели искать?
8) Если перед началом работы счетчик не обнулить, какой результат даст моделелирование в 9-значном алфавите std_logic?
Вопросы по основам языка VHDL
1. Перечислите основные отличия языков описания аппаратуры типа VHDL от языков
программирования типа ПАСКАЛЬ.
2. Сколько архитектурных тел может соответствовать одному объявлению объекта VHDL?
3. Чем отличается поведенческое описание архитектуры от структурного описания?
4. Внутри каких конструкций HDL могут использоваться последовательные операторы?
5. Почему не будут различаться результаты выполнения фрагментов
а) и в) процессов, содержащие операторы:
VHDL- назначения сигнала У ,при начальном Y1=0?
а) Y1<=1; Y2<=Y1+1;
в) Y2<=Y1+1; Y1<=1;
. 6) Почему будут различаться результаты выполнения фрагментов
а) и в) процессов, содержащие операторы:
VHDL- назначения сигнала У ,при начальном Y1=0?
будут различаться для фрагментов с) и d) , содержащие присваивания:
переменным(variable- VHDL),
c) Y1:=1; Y2:=Y1+1;
d) Y2:=Y1+1; Y1:=1;
7.Чем карта портов со списком соответствия сигналов- портам по порядку отличается от списка по наименованию и в каких случаях какой вариант лучше?
8. Как поступать с незадействованными портыами микросхем в моделях схем?
9..Как в тесте описать генератор синхросигналов?
10.Какое значение имеют неинициализированные сигналы?
ВОПРОСЫ ДЛЯ тех, кто защищает работу гораздо позднее сроков – например в декабре
Опишите функциональную и структурную модель дешифратора 2 х4
Опишите функциональную и структурную модель мультиплексора 2 х 1
Опишите функциональную и структурную модель RS-триггера-защелки
Опишите функциональную модель Д- триггера с установочным входом
Опишите функциональную модель J-K триггера
Опишите функциональную модель буферного элемента с тристибильным выходом типа АП3
Вопросы к лаб. раб. 2
Модели микросхем ЗУ и их тест
Вопросы по Схемотехнике микросхем памяти
0) Какие величины задержек надо использовать в моделях микросхем ЗУ-
Минимальные , средние или максимальные?
1) Как проверять время предустановки и удержания сигналов в модели?
2) Как лучше отображать массив ячеек памяти- как сигналы или как переменные?
3) Как отображать начальное состояние ПЗУ?
4) В какое состояние ставить при описанни интерфейса тристабильные выходы микросхемы?
5) Когда в обычной микросхеме ОЗУ происходит запись вх данных- по спаду сигнала выбора CS или по срезу?
6) Если в микросхеме разные значения задержек чтения - от АДРЕСА - Таа и от сиганала выбора Cs микросхемы-Tcs , как вы собираетесь учесть этот факт?
7) Как с понижением температуры изменяются задержки сигналов в микросхемах памяти-?
8) Как определить минимальное время обращения к микросхеме памяти?
9) Если установить сигнал выбора микросхемы CS в активное состояние и менять адрес через каждые Таа,
Что будет на выходе?
10) Если в шине адреса сигнал принимает высокоимпедансное значение, по какому адресу произойдет выборка данных?
Вопросы по тестам микросхем памяти и их моделям
1. Что является критерием полноты функционального теста?
2. Как уменьшить время процесса верификации?
3. Что делать если на временной диаграмме некоторый выходной сигнал
стал равен Х?
4. При тестировании микросхемы ПЗУ как задавать начальное состояние ячеек памяти?
5. При тестировании микросхем ОЗУ и использовании 9-значного алфавита std_logic
,если просто записывать входной сигнал в память, то там может оказаться например значение высокого импеданса Z, которое из модели будет и считываться, а в реальной микросхеме Z не хранится! Как быть?
6.С какой целью от вас требуют осуществлять контроль временных соотношений сигналов в моделях микросхем памяти?
7.Ряд параметров микросхем памяти может отсутствовать в справочнике, например задержка переключения выхода микросхемы в состояние высокого импеданса- какое время можно предложить в таком случае?
Продолжение вопросов по VHDL
1. Перечислите параллельные операторы VHDL
2. Перечислите краткие формы оператора процесса VHDL
3. Почему ошибочно нижеследующее описание вентиля И-2(and2) ?
VHDL
process begin
Y<= X1 and X2 after 10 ns;
end process;
Ответ-процессы без операторов задержек и списков чувствительности.
4. Почему не будут различаться результаты выполнения а) и в) двух параллельных процессов при Y1=0?
VHDL VERILOG
а) Y1<=1; a) assign Y1=1;
Y2<=Y1+1; assign Y2=Y1+1;
в) Y2<=Y1+1; b) assign Y2=Y1+1;
Y1<=1; assign Y1=1;
и будут различаться для внутренних фрагментов процессов с) и d), содержащих присваивания( переменным(variable- VHDL),процедурные блокирующие в reg-VERILOG)
c) Y1:=1; c) Y1=1;
Y2:=Y1+1; Y2=Y1+1;
d) Y2:=Y1+1; d) Y2=Y1+1;
Y1:=1; Y1=1;
5. Почему будут различаться результаты выполнения а) и в) двух фрагментов процессов при начальном Y1=0?
VHDL VERILOG
а) Y1<=1; a) Y1=1;
wait for 10 ns; #10;
Y2<=Y1+1; Y2=Y1+1;
b) Y1<=1 after 10 ns; b) Y1<=#10 1;
Y2<=Y1+1; Y2<=Y1+1;
Ответ – в случае а) Y1 успеет измениться к моменту присваивания в Y2
в случае б) – нет.
6. Вопрос “на засыпку”- так чем же отличаются переменные от сигналов(цепей) и зачем все это нужно?
ВОПРОСЫ ДЛЯ тех, кто защищает работу гораздо позднее сроков – например в конце декабря
После 20 декабря).
Перечислите параллельные операторы VHDL и приведите их примеры
Как описывать двунаправленные элементы типа АП6?
Как отражать особенности функционирования соединений типа МОНТАЖНЫХ И ?
Зачем в моделях микросхем памяти для описания массива ячеек используется вид shared variable
,а не signal ?
Какие атрибуты сигналов вы знаете?
Вопросы к лаб.раю. 3-Модели УУ и их тест
Раздел схемотехники УУ
1) Как устанавливается начальное состояние элементов памяти в вашем УУ?
2) Какая комбинация входных управляющих сигналов у вас в УУ означает начало нового цикла обращения к ЗУ?
3) Какие примерно задержки управляющих сигналов в вашем УУ по отношению к входным?
4) Какой период тактовых сигналов в УУ и чем он определяется?
5) Как параметры микросхемы памяти повлияли на выбранный вами период обращения к ЗУ?
6) За какой период происходит обращение к ЗУ и насколько это время больше ,чем период обращения к микросхеме?
7) Какой критерий был определяющим при проектировании вашего УУ- мин. колич. Оборудования? Мах быстродействие? Простота устройства?
8) Какие методы повышения быстродействия устройств вы знаете?
Раздел модели УУ
1) Если модель схемы УУ выдает на выходах Х- что вы собираетесь делать?
2) Если временная диаграмма выходных сигналов УУ не совпадает с ожидаемой- что вы собираетесь делать?
3) Как вы собираетесь отлаживать модель УУ?
4) Последняя Лаб.работа по разделу ПЛИС предполагает проектирование УУ как автомата- как вы считаете, какой подход к проектированию УУ вам кажется лучше?
5) Как вы собираетесь при необходимости просматривать внутренние сигналы в модели УУ?
6) Какой критерий полноты теста УУ?
Вопросы к РАСЧЕТНОМУ ЗАДАНИЮ по верификации