Короткi теоретичнi відомостi

Лабораторна робота №11

ДОСЛIДЖЕННЯ ОПЕРАЦIЙНИХ ЕЛЕМЕНТIВ ЦИФРОВОЇ ТЕХНIКИ ( РЕГIСТРИ, ЛIЧИЛЬНИКИ, СУМАТОРИ, ПЕРЕТВОРЮВАЧI КОДIВ )

1. Мета роботи

Вивчення методiв побудови та дослiдження властивостей основних операцiйних елементiв цифрової технiки: регiстрiв, лiчильникiв, суматорiв та перетворювачiв кодiв. Експериментальне дослiдження та побудова основних устаткувань.

Короткi теоретичнi відомостi

2.1. Загальнi вiдомостi. Операцiйнi елементи цифрової технiки призначенi для зберiгання та перетворення iнформацiї, представленої цифровими кодами. До операцiйних елементiв належать: регiстри, лiчильники, суматори, шифратори та дешифратори, мультиплексори та демультиплексори, схеми порiвняння, арифметично-логiчнi устаткування та iншi.

Основою для побудови операцiйних схем є елементи пам'ятi на тригерах та лiчильних елементах (див. лабораторну роботу №10, короткi теоретичнi вiдомостi).

Електричну схему операцiйного елемента утворюють з'єднанням елементiв пам'ятi та логiчних елементiв.

2.2. Регiстри - це операцiйнi елементи цифрових устаткувань, якi складаються з упорядкованих елементiв пам'ятi i призначенi для зберiгання чисел у двiйковому кодi та виконання над ними найпростiших операцiй. Так, у регiстрах можуть виконуватися порозрядне додавання i вiднiмання, зсув на певну кiлькiсть розрядiв (пiдготовка до множення або дiлення), та iншi елементарнi операцiї. Регiстр зсуву, у якому для зберiгання iнформацiї використовуються m тригерiв, називають m-розрядним регiстром зсуву. Зсуви можна виконувати на один чи декiлька розрядiв праворуч або лiворуч. Застосовують також реверсивнi регiстри, у яких можливий зсув в обох напрямках. При цьому розряди, що звiльнюються за рахунок зсуву, заповнюються нулями або цифрами сусiднiх розрядiв. У лiнiйних регiстрах при зсувi вiдбувається втрата молодших або старших розрядiв машинного слова, а в кільцевих регiстрах можна виконувати зсув без втрат iнформацiї.

Регiстри зсуву будують на синхронних тригерах D- або JK- типiв, якi з'єднанi послiдовно.

Коди в них вводяться послiдовно цифра за цифрою, починаючи з молодшого розряду. Такi регiстри називаються послiдовними.

Приклад послiдовного регiстра зсуву на D-тригерах показано на рис.11.1. Зсув виконується за допомогою сигналу синхронiзацiї. Вихiд Q1 попереднього розряду приєднується до входу наступного. Завдяки цьому кожний iмпульс синхронiзуючого сигналу встановлює наступний тригер у стан, у якому до цього знаходився попереднiй тригер, здiйснюючи тим самим зсув iнформацiї праворуч на один розряд. Вхiд D першого тригера призначений для прийому в регiстр iнформацiї у виглядi послiдовного коду. З кожним синхронiзуючим iмпульсом на вхiд подають значення чергового розряду машинного слова.

Рис. 11.1 Структурна схема послідовного регістра зсуву на D-тригерах.

Наприклад, для запису в регiстр числа 1011 на вхiд подають сигнал '1', який першим синхроiмпульсом пересилається на вихiд Q1, далi подають знову на вхiд сигнал '1', який другим синхроiмпульсом пересилається на вихiд Q1, а сигнал Q1 пересилається на Q2; потiм подають на вхiд сигнал '0', який третiм синхроiмпульсом пересилається на Q1, а сигнали '1' на виходах Q2 i Q3 будуть перенесенi знову на один розряд. Приклад побудови послiдовного регiстра зсуву на JK - тригерах показано на рис.11.2.

Рис. 11.2 Структурна схема послідовного регістра зсуву на JK-тригерах.

Регiстри з паралельним записом призначенi для сприймання та збереження iнформацiї одночасно всiма розрядами. Приклад побудови такого регiстра на D-тригерах показано на рис.11.3.

Рис. 11.3 Структурна схема паралельного регістра на D-тригерах.

Для запису iнформацiї в паралельний регiстр на всi його входи одночасно подають вiдповiдний код i з наступним синхроiмпульсом вiн записується в регiстр.

2.3 Лiчильники - це операцiйнi елементи обчислювальної технiки, призначенi для пiдрахунку кiлькостi вхiдних iмпульсiв. Залежно вiд дiї, яку вони виконують при надходженнi синхроiмпульсiв, вони можуть бути пiдсумовуючими, вiднiмаючими та реверсивними.

Кожен черговий вхiдний сигнал переводить лiчильник з одного стiйкого стану до iншого. Лiчильник можна створити послiдовним з'єднанням асинхронних тригерiв Т-типу. Асинхронний лiчильник здiйснює послiдовне перенесення станiв тригерiв. У лiчильнику, показаному на рис.11.4, виконується пiдрахунок iмпульсiв без перетворення коду. Перший тригер переключається при надходженнi кожного iмпульса на його вхiд, вихiд цього тригера одночасно є входом для другого тригера i т.д.

З чотирирозрядного лiчильника при введеннi в нього зворотних з'вязкiв легко одержати лiчильну декаду, яка з кожним десятим iмпульсом переходить до нульового стану, тобто перетворює двiйковий код на десятковий. Такi декади використовують у поєднаннi з дешифраторами для виведення на iндикатори результатiв обчислень в десятковiй формi. На рис.11.5. показано один iз способiв побудови лiчильної декади.

Якщо в лiчильнику (див.рис.11.4.) з'єднати входи тригерiв не з виходами Q, а з виходами , то одержимо вiднiмаючий лiчильник, у якому з кожним новим iмпульсом число, яке записане в регiстр, буде зменшуватись на одиницю.

Рис. 11.4 Структурна схема асинхронного лічильника на T-тригерах.

Рис.11.5. Структурна схема лічильної декади.

Розглянемо детально роботу лiчильної декади на рис.11.5. З аналiзу роботи Т-тригера видно, що перший тригер дiлить частоту вхiдного сигналу в 2 рази, тобто на входi другого тригера буде частота в два рази менша, другий тригер одержану частоту дiлить ще в 2 рази, тобто одержуємо частоту в 2² рази меншу. Пiсля третього тригера одержимо частоту в 2³ рази меншу, пiсля n - го вiдповiдно в 2ⁿ рази меншу. Таким чином, лiчильник працює як подiльник частоти з модулем пiдрахунку (коефiцiєнтом дiлення лiчильника) n=2 де n - число розрядiв лiчильника.

Наприклад, чотирьохрозрядний лiчильник може дiлити частоту вхiдного сигналу на 16, оскiльки 2⁴ = 16. Одержимо мiнiмальний вихiдний код 0000, максимальний 1111. Щоб побудувати лiчильник-подiльник на 10, необхiдно чотири тригери, зворотний з'вязок через вiдповiдну логiку повинен зупинити рахунок при кодi 9=1001 (див рис.11.5). У данiй схемi у зворотному зв'язку використано логiчну функцiю 'I', на вхiд якоi при кодi 1001 з вiдповiдних виходiв поступають логiчнi одиницi, а вихiд логiки з'єднаний з входами R (скидання) тригерiв.

У синхронних лiчильниках здiйснюється поралельне (одночасне) перенесення станiв тригерiв, завдяки чому зростає швидкодiя лiчильника, яка не залежить вiд кiлькостi розрядiв. Одна iз таких схем лiчильника на JK-тригерах показана на рис.11.6.

Рис. 11.6 Структурна схема синхронного лічильника на JK-тригерах.

Для такого лiчильника значення на входi i-го розряду рiвне:

qT₁=у₁Q₁Q₂...Q_і-1.

Для схеми рис.11.6 справедливо:

qT₂=y₁Q₁; qT₃=qT₂Q₂ або

qT₃=у₁Q₁Q₂ .

Об'єднання входiв J та K тригера (рис.11.6) переводять його в лiчильний режим роботи (Т-тригер). Сигнал у₁ дозволяє черговому синхронiзуючому iмпульсу збiльшити число в лiчильнику на одиницю. На входi кожного тригера сигнал переносу подається через логiчний елемент 'I', тобто логiчна одиниця до входiв наступних тригерiв подається тiльки при наявностi рiвня одиницi у попереднiх тригерах.

2.3. Суматори - це операцiйнi елементи цифрової технiки, призначенi для арифметичного додавання двох чисел. У цифровiй технiцi застосовують двiйковi i десятковi суматори послiдовної та паралельної дiї. Кожен багаторозрядний суматор складається з однорозрядних.

Рис. 11.7 Структурна схема однорозрядного суматора для входу на базових елементах „І-НЕ”.

Для виконання операцiй таблицi 11.1 у двiйковiй системi можна використати логiчну схему 'АБО'. Лише четверта операцiя потребує додаткових логiчних елементiв. У найпростiшому випадку однорозрядний суматор на елементах 'I-НЕ' можна побудувати за схемою, наведеною на рис.11.7.

Таблиця 11.1 (додавання) Приклад:

1 + 0 = 01 ₊ 0101

0 + 0 = 00 1100

1 + 1 = 10 10001

1 + 1 = 10

2.4 Перетворювачi кодiв - це операцiйнi елементи обчислювальної технiки, за допомогою яких числа з десяткової системи числення перетворюються на двiйкову (шифратори, або кодери), з двiйкової на десяткову (дешифратори, або декодери), а також перетворюють коди в межах однiєї системи числення. Дешифратори можна застосовувати як комбiнацiйну логiчну схему, у якiй кожнiй iз комбiнацiй сигналiв на входах вiдповiдає сигнал лише на одному iз його виходiв, тобто по кожному виходi реалiзується функцiя виду

Z=(X₀ X₁ ... X_i ... X_n)Е₁,

де Е₁ - спецiальний сигнал дозволу проходження iнформацiї;

Z – вихідний сигнал;

X_i - загальне позначення для аргумента i його iнверсiї, причому Х_i=1, а .

Такi дешифратори знайшли застосування в керуючих системах, як давачi керуючих впливiв, в залежностi вiд комбiнацiї сигналiв на входах. Схема дешифратора наведена на рис.11.8.

Рис. 11.8 Схема дешифратора з двома входами.

Рис. 11.9 Схема дешифратора для переводу двійково-десяткових кодів лічильника в десяткову систему числення.

На рис.11.9 наведена схема дешифратора, яка призначена для переводу показiв двiйково-десяткового лiчильника з модулем пiдрахунку 10 в десяткову систему числення. Так, при нульовому показi лiчильника, сигнал 'I' присутнiй лише на виходi Х₀ дешифратора (див.табл.11.2). При кодах чисел 1,2,3...9, що записанi в лiчильник, дешифрацiя характеризується наявнiстю сигналу '1' вiдповiдно на одному iз виходiв X₁ ,X₂ , ... X_g . Логiчнi функцiї на виходi тригерiв двiйково-десяткового лiчильника реалiзуються за допомогою логiчних елементiв 'I'.

Таблиця 11.2.

Рис. 11.10 Принципова схема генератора та подільника частоти.

Опис дослiдної установки.

Лабораторна робота виконується на установцi типу 'УМ-12'. Установка включає:

- задавач частоти;

- дослiджуванi пристрої;

- допомiжнi логiчнi елементи.

3.1. Задавач частоти включає в себе:

- генератор iмпульсiв;

- формувач затримки;

- генератор одиночного iмпульсу;

- формувач iмпульсiв зовнiшнього генератора.

Генератор iмпульсiв, зiбраний по схемi симетричного мультивiбратора із м'яким самозбудженням на елементах D6, D12 (рис.11.10).

Подiльник частоти, виконаний на елементi D13, забезпечує одержання з власної частоти генератора 4 МГц частоти 2 МГц, 1МГц, 500 кГц. Нестабiльнiсть власної частоти генератора -20%.

Рис. 11.11 Часові діаграми подільника частоти.

Роботу подiльника та формувача iмпульсiв пояснюють часовi дiаграми (рис.11.11). Час запуску встановлюється дискретно двома кнопками-перемикачами. Верхнi перемикачi забезпечують 10 iнтервалiв затримки iмпульсiв при максимальнiй затримцi 2,0 мкс, нижнi - 5 iнтервалiв при максимальнiй затримцi 0,25 мкс. При цьому час затримки iмпульсу рiвний сумi затримок, встановлених перемикачами.

Рис. 11.12 Формувач імпульсів зовнішнього генератора.

Генератор одиночних iмпульсiв забезпечує одиночний iмпульс при натисканнi кнопки 'ПУСК' i наявностi на входi синхронiзуючого iмпульсу. Формувач iмпульсу зовнiшнього генератора обмежує напругу iмпульсiв зовнiшнього генератора до 4,2 В.

Схема формувача наведена на рис.11.12.

3.2. Опис дослiджуваних пристроїв.

3.2.1. Зсувний регiстр (рис.11.13) виконаний на D-тригерах, з'єднаних мiж собою послiдовно. При цьому вихiд кожного тригера з'єднаний із входом наступного. Пiд час додатних перепадiв тактових iмпульсiв, на виходах тригерiв встановлюється сигнал, який присутнiй на їх входах. Наприклад, при надходженнi першого тактового iмпульсу iнформацiя iз входу першого тригера поступає на вхiд другого. З другим тактовим iмпульсом iнформацiя iз входу другого тригера поступає на вхiд третього, i т.д. Таким чином, вiдбувається зсув двiйкового слова.

Паралельний запис двiйкового слова вiдбувається таким чином. На вхiдну шину даних подається проiнвертоване двiйкове слово. При подачi iмпульсу низького рiвня на вхiд 'ЗАПИС' i наявностi такого сигналу на входi даних вiдповiдного тригера, на виходi тригера встановлюється напруга високого рiвня.

Скидання регiстра виконується подачею iмпульсу низького рiвня на вхiд 'СКИД'. Свiтлодiоди V1...V8 дають можливiсть вiзуально контролювати вихiдний рiвень кожного тригера. При наявностi '1' на прямому виходi тригера на iнверсному виходi встановлюється рiвень логiчного нуля i вiдповiдний свiтлодiод загоряється.

Рис. 11.14 Умовне позначення лічильника.

3.2.2. Лiчильник.

Дослiджуваний лiчильник рис.11.14 може працювати по однiй iз трьох схем переносу: з груповим, наскрiзним та послiдовним. Необхiдна схема вибирається натисненням вiдповiдної кнопки. При натисненнi кнопки 'Зап.СТ', або при подачi iмпульсу низького рiвня напруги на вхiд 'Зап.СТ' вiдбувається паралельний запис двiйкового слова в лiчильник з виходу зсувного регiстра. При натисненнi кнопки 'СБРОС СТ' або подачi iмпульсу низького рiвня напруги на вiдповiдний вхiд лiчильник обнуляється. Свiтлодiоди, що знаходяться на виходi лiчильника, дають можливiсть вiзуального контролю двiйкового коду. Загорянню свiтлодiода вiдповiдає логiчна '1' на вiдповiдному виходi.

 

Рис.11.13. Принципова схема зсувного регістра.

 

 

3.2.3. Дешифратор.

В установцi використовується дешифратор в iнтегральному виконаннi (рис.11.15), який має чотири входи i 16 виходiв. На вхiд дешифратора подаються чотири молодших розряди двiйкового слова з виходу лiчильника.

 

Рис. 11.15 Умовне позначення дешифратора.

 

3.3. Допомiжнi логiчнi елементи дозволяють розширити логiчнi можливостi дослiджуваних пристроїв. Позначення логiчних елементiв наведено на рис 11.16. На передню панель лабораторного стенду також виведено гнiзда, з яких можна зняти напругу логiчного нуля i логiчної одиницi.

 

Рис. 11.16 Елементи допоміжної логіки.

 

Завдання

4.1. Виконується на самостiйнiй пiдготовцi перед виконанням лабораторної роботи.

4.1.1. Представити числа

, Z₂ =N+20

в двiйковiй системi числення ( N- порядковий номер, пiд яким знаходиться прiзвище студента в журналi групи).

4.1.2. Замалювати схеми лiчильникiв для пiдрахунку чисел Z₁ i Z₂, використовуючи наявнi на установцi допомiжнi логiчнi елементи. При цьому коефiцiєнт дiлення лiчильника повинен бути рiвним коду Z₁ та Z₂.

4.2. Виконується в лабораторiї.