три особенности накапливающего сумматора.

Во-первых, когда выходной код достигает максимальной величины (становится больше 2n, где n - количество разрядов регистра), происходит переполнение схемы и возобновление ее работы с минимальных значений кода. Однако совсем не обязательно в следующем цикле работы будут повторены те же значения кода, что и в предыдущем. Например, пусть n равняется 4, то есть максимальное число на выходе регистра равно 1111 в двоичном коде или 15 в десятичном коде. Пусть входной код равен 3. Тогда после начального сброса регистра выходной код будет нарастать так: 0, 3, 6, 9, 12, 15, 2, 5, 8, 11, 14, 1, 4, .… Это происходит потому, что суммирование чисел 15 и 3 даст 18 или, в двоичном коде, 10010, а так как мы работаем только с младшими четырьмя разрядами, у нас получится 0010 или 2.

Во-вторых, особенность накапливающего сумматора состоит в том, что при больших значениях входного кода (больших половины максимально возможной величины) он может рассматриваться как накапливающий вычитатель. Пусть, например, входной код 4-разрядного сумматора равен 15 (1111 в двоичном коде), а в регистре записано число 13 (1011 в двоичном коде). В следующем такте в регистр запишется сумма 1101 + 1111 = 11100, а без старшего разряда - 1100, то есть 12. То есть выходной код уменьшился на единицу.

Наконец, в-третьих, совсем не обязательно шаг нарастания выходного кода накапливающего сумматора должен быть целым числом (то есть 0, 1, 2, 3, ...). Если в качестве выходного кода берутся не все, а только старшие разряды регистра, то шаг нарастания вполне может быть дробным, например, 0,5, 1,25 или 3,75. Не вошедшие в выходной код разряды будут иметь вес 2-1 (то есть 0,5), 2-2 (то есть 0,25) и т.д. Правда результат суммирования в выходном коде будет представлен с точностью до целых чисел. При этом возможна ситуация, когда в течение нескольких тактов код на выходе не меняется, например, при входном коде 0,5 выходной код будет меняться один раз на два такта, а при входном коде 0,25 - один раз на четыре такта.

 

29. Последовательный сумматор.

Это сумматоры, выполняющие сложение чисел, Представленных в последовательном коде. Основными последовательными сумматорами являются последовательные двоичные сумматоры. Они предназначены для сложения двоичных чисел , представленных в последовательном коде. Сложение данных сумматоров начинается поразрядно, начиная с младшего разряда. В каждом сложении формируется перенос в старший разряд, который необходимо запоминать. Для этого в сумматоре используется D-триггер, который перед сложением должен обнуляться, т.к. C₀= 0. Функции последовательного сумматора можно представить в виде: C_i+1 = x_iy_i + x_iC_i + y_iC_i = D (вход триггера); S_i = x_i Е y_i Е C_i. Сумма S_i также формируется в последовательном коде. Для реализации используется трех входовой мажоритарный элемент D1.

Сложность последовательных сумматоров не зависит от разрядности чисел x_i, y_i. Разрядность определяет время сложения, что является существенным недостатком.

30. Схемы сравнения параллельного типа.

Для сравнения операндов в цифровых системах используются специальные схемы сравнения – двоичные компараторы. Простейшая схема для определения равенства двух одноразрядных операндов А и В реализуется логической операцией «Равнозначность» . На рис. 76,а представлена функциональная схема реализующая функцию .

Рис. 76

Для определения равенства многоразрядных операндов выполняется логическое умножение, т.е. конъюнкция результатов сравнения отдельных разрядов:

F_n = F₀F₁...F_n-1.

Более сложными и широко используемыми являются схемы сравнения для определения неравенства операндов А и В, в которых реализуются функции:

; .

Для одноразрядных операндов A₀ и B₀ такие функции сравнения реализуются на основе операции «Запрет»: F₀=A₀ , (рис. 76,б).

Для двухразрядных операндов А=А₁А₀ и В=В₁В₀ функции неравенства определяются следующими выражениями:

Аналогично можно записать функции сравнения для n-разрядных операндов.

Операция сравнения производится последовательно начиная с младшего разряда. Реализация функции F иллюстрируется схемой сравнения двух 4-х разрядных операндов (рис. 77). Схема представляет собой двоичный компаратор с последовательной структурой. Общая задержка формирования сигнала F равна t_F = 2nt_з. Для 4-х разрядных операндов t_F = 8nt_з. Поэтому для разрядности больше, чем 4, такие схемы имеют низкое быстродействие и не используются.

Рис. 77

Для повышения быстродействия цифровых компараторов используют одновременное (параллельное) сравнение всех разрядов операндов в соответствии с вышеуказанными выражениями, в которых осуществляется подстановка функции F и H, выраженных через соотношения операндов.

В этом случае формирование сигнала сравнения F происходит с задержкой t_F=4t_З и не зависит от числа разрядов операндов. Однако в таких схемах требуются логические элементы умножения с числом входов n+1, реализация которых при n>8 затруднена. Вариант схемной реализации параллельного двоичного компаратора представлен на рис. 78.

 

31. Умножители двоичных чисел.

Операция умножения требует значительных временных затрат, поэтому разработаны различные варианты схем умножения, обеспечивающие максимальное быстродействие. Высокое быстродействие имеют комбинационные схемы умножения. Простейший способ умножения двух n- и m-разрядных чисел описывается следующим алгоритмом:

,

где X – n-разрядное множимое,

Y – m-разрядный множитель,

P_j=X y_j2^j – частные произведения.

В качестве примера приведен процесс умножения двух чисел с разрядностью n = m = 4.

 

 

На рис. 83 приведена схема 4-х разрядного умножителя, реализованного по приведенному алгоритму с использованием ИМС полных сумматоров.

Рис. 83

 

32. Матричная реализация булевых функций.

Для реализации сложных булевых функций широко используются так называемые матричные схемы. Матричная схема представляет собой сетку ортогональных проводников, в пересечении которых могут устанавливаться полупроводниковые элементы (диоды или транзисторы) с односторонней проводимостью либо перемычки.

Для примера рассмотрим матричную структуру следующего вида (рис. 88).

Рис. 88

Матрица М1 имеет 6 горизонтальных и 4 вертикальные шины. Входные шины х₁, х₂, х₃ определенным образом связаны с вертикальными шинами. Используя полупроводниковые элементы в узлах матрицы, можно реализовать на любом из ее выходов любую конъюнкцию входных переменных х₁, х₂, х₃. Для приведенной матрицы М1 можно записать: .

Матрица М2 имеет 2 горизонтальные и 4 вертикальные шины. Указанный способ включения транзистора в местах пересечения шин М2 позволяет реализовать на любом из ее выходов любую дизъюнкцию входных переменных (Р₁, Р₂, Р₃, Р₄). Для приведенного примера: y₁ = P₁+P₂+P₃; y₂ = P₂+P₄.

При соединении матриц М1 и М2 по общей шине Р можно получить систему булевых функций:

Аналогичным образом любая система булевых функций может быть реализована двухуровневой матричной схемой. Основным в построении схем с матричной структурой является определение точек пересечения шин, где должны быть включены коммутирующие элементы. Такая структура называется программируемой логической матрицей. Структурно ПЛМ представляют собой две матрицы, соединенные внутренней шиной (рис. 89).

Рис. 89

По способу программирования различают:

матрицы программируемые (настраиваемые) на заводе-изготовителе – масочно-программируемые МПЛМ;

программируемые пользователем – ППЛМ;

репрограммируемые (многократно) – РПЛМ.

 

33. Программируемые логические матрицы.

ПЛМ представляет собой функциональный блок, настраиваемый на реализацию логических схем в цифровых системах.

В зависимости от внутренней организации ПЛМ подразделяются на ПЛМ комбинационной логики и ПЛМ с дополнительными функциональными элементами и памятью.

Первый тип ПЛМ подразделяется на двухуровневые и трехуровневые. Двухуровневые ПЛМ включают в себя две матрицы объединенные внутренней шиной (рис. 90, а).

Рис. 90

Матрица М1 имеет S входов, матрица M2 – t выходов. Такие матрицы обычно обозначают ПЛМ(S,t,q), где q – разрядность внутренней шины. На выходах матрицы М2 могут быть включены инверторы.

Разновидностью ПЛМ(S,t,q) является усовершенствованный вариант ПЛМ(z,q), где z=S+t. Конкретные значения S и t могут выбираться произвольно при программировании ПЛМ. Например: ПЛМ(6,10) путем программирования может быть использована как ПЛМ(3,3,10) или ПЛМ(5,1,10). Отметим в качестве примера: ППЛМ 556РТ1 – ПЛМ(16,8,48); МПЛМ MMI5775А – ПЛМ(14,8,96)

Трехуровневые ПЛМ комбинированного типа в отличие от двухуровневых содержат дополнительный S-входовой блок. Число выходов этого блока равно числу горизонтальных шин матрицы М1 (рис. 90,б).

Наиболее часто блок D состоит из набора S/2 двухвходовых дешифраторов, поэтому такие ПЛМ обозначаются ПЛМД.

Применение ПЛМД позволяет значительно по сравнению с ПЛМ сократить число промежуточных шин. Для примера рассмотрим реализацию на ПЛМД булевой функции: , после минимизации можно записать: , в этом случае функция может быть реализована на одной ПЛМД(4,1,1) (рис. 90,в).

Для оценки затрат в ПЛМ используют понятие информационной емкости S(M)=S(M₁)+S(M₂) = 2LB+NB (бит), где L – число входов, N – число выходов, B – число внутренних шин ПЛМ.

Для приведенной выше булевой функции информационная емкость ПЛМ, реализованной на ПЛМД, составляет S_ПЛМД = 9. Для ПЛМ без дополнительного входного блока число внутренних шин q должно быть і4, поэтому S_ПЛМ = 36. По информационной емкости ПЛМД имеет выигрыш в раза.

Двухуровневая ПЛМ с памятью в отличие от простой ПЛМ содержит внутренний r-разрядный регистр. Такие ПЛМ характеризуются четырьмя параметрами ПЛМ(S,t,q,r) (рис. 91).

Включение элементов памяти в обратную связь обычно задается в процессе программирования в зависимости от реализуемой функции.

 

Рис. 91

Пример такой ПЛМ является ППЛМД МРВ450(24,16,72,16).

 

34. ПЛИС.

Основное отличие ПЛИС от ПЛМ, это наличие в структуре большого количества элементов памяти (триггеров). Кроме того, в ПЛИС входят различные функциональные узлы. Выходные каскады реализованы на трехстабильных буферных каскадах.

Такая структура позволяет реализовывать практически любые схемы цифровой техники – счетчики, регистры, дешифраторы, котроллеры, процессоры и т.д.

К ПЛИС отечественного производства можно отнести 556РТ21, 1556ХП4,6,8, изготовленные по ТТЛШ-технологии с временем обращения 25 ¸ 60 нсек.

На мировом рынке доминируют ПЛИС КМОП-технологии EPROM – с УФ стиранием и EEPROM с электрическим стиранием. Буферные каскады таких ПЛИС обеспечивают согласование с ИМС ТТЛ-структуры.

Важной особенностью ПЛИС является наличие перемычки (бита) секретности. Если после программирования ПЛИС ее внутреннюю конфигурацию можно считать и полученный шаблон тиражировать, то после разрыва перемычки секретности содержимое ПЛИС становится недоступным для чтения. Поэтому ПЛИС одновременно широко используются в качестве электронного ключа для защиты аппаратных и программных средств.

С точки зрения степени интеграции, ПЛИС можно охарактеризовать следующими

цифрами: степень интеграции свыше 10000 вентилей, количество триггеров – свыше 500.

При разработке оригинальной аппаратуры, требующей нестандартных решений, ПЛИС дают максимальный выигрыш. ПЛИС может заменить до 70 корпусов ИМС, например, 555 серии. В последние 2ё3 года появилась новая разновидность программируемых матриц ПЛИС – ISP (in system programmable - программируемые в системе). Программирование и перепрограммирование таких ПЛИС осуществляется непосредственно в системе (на плате) через специальный кабель, подключаемый непосредственно к компьютеру через последовательный или параллельный порт. Это позволяет производить отладку ПЛИС прямо в рабочей схеме и не требует программатора.

Одним из лидеров по производству ПЛИС является фирма Altera. Ниже приведены основные параметры ПЛИС семейств MAX7000 и MAX9000 (ISP).

 

	Степень интеграции	Количество выводов	Количество входов	Количество триггеров	Количество ячеек	tзд
EEPROM EPM7256						»10нс
EEPROM (ISP) EPM9566		>208				»15нс

 

Все ПЛИС по совей структуре разбиты на независимые макроячейки. Для примера на рис. 95 приведена функциональная схема такой ячейки для семейства ПЛИС MAX7000.

Использование ПЛИС невозможно без применения средств автоматизации САПР ПЛИС. Программное обеспечение позволяет описать схему одним из стандартных способов – булевы уравнения, таблица истинности, принципиальная схема. И на основе этого сформировать таблицу прошивки ПЛИС.

 

Рис. 95

В нашей стране широко используется САПР ПЛИС – «ФОРС+». Она предназначена для ПЛМ (иногда ПЛМ называют классический тип ПЛИС). За рубежом широко используется САПР ПЛИС фирмы Altera «MAX+PLUS II». Эта САПР имеет более широкие возможности, библиотеки, функциональное представление узлов. Обе системы имеют возможность описания схем либо библиотечным образом, либо функциональным. Библиотечное описание использует набор компонентов (ИМС стандартных серий, примитивов), при функциональном описании используются алгоритмы работы устройств и узлов.

На рис. 96 представлено условное графическое обозначение ПЛМ. Для обозначения ПЛИС используются символы PLD (programmable logic device).

Рис. 96

 

35. Однонаправленные шинные формирователи.

Для обслуживания системных и локальных шин в вычислительных системах используются различные типы шинных формирователей. Наиболее простыми являются шинные драйверы с Z-состонием, которые обеспечивают однонаправленную передачу данных.

Основное отличие выпускаемых ИМС шинных драйверов – это количество разрядов и форма выходного сигнала.

Например: 555ЛП8 – 4 драйвера с независимым управлением (LD – линейный драйвер) (рис. 97,а).

Рис. 97

155ЛН6 – 6-разрядный драйвер BD (BUS DRIVER – шинный драйвер) (рис. 97,б).

561ЛН1 – 6-разрядный драйвер, имеющий кроме управляющего сигнала ОЕ, сигнал стробирования.

1533АП3 – два 4-х разрядных шинных драйвера с триггерами Шмитта на входах, обеспечивающих повышенную помехоустойчивость (рис. 97, в).

1533АП12 – 8-разрядный шинный драйвер.

Отдельные виды драйверов имеют знак третьего состояния по входу (рис. 97,г). Знак по входу означает наличие внутрисхемных резисторов, соединяющих входы с шинных драйверов с выводом питания U_П, что позволяет исключить внешние дополнительные резисторы при использовании ЛЭ с открытым коллектором или механических переключателей, работающих на размыкание входных цепей.

36. Приемопередатчики с одной двунаправленной шиной.

Для обслуживания системных двунаправленных шин используются шинные приемопередатчики, которые выполняют функции приема и передачи данных в разных направлениях.

Структурно можно представить три основные группы приемопередатчиков.

Приемопередатчик с одной двунаправленной шиной данных (рис. 98,а).

 

Рис. 98

DI – вход данных, DO – выход данных, DB – вход-выход двунаправленных данных ( Date Bidirectional), T – сигнал управления направлением передачи (Transmit). При Т=0 передача происходит по направлению DI®DB (ввод данных), выход DO находится в Z-состоянии; при Т=1 передача данных происходит по направлению DB®DO (вывод данных), выход DB находится в Z-состоянии.

Приемопередатчик с одной двунаправленной шиной данных, с управлением по выходу и направлением передачи (рис. 98,б).

DI®DB (ввод) при Т=0, =0, , DO в Z-состоянии; DB®DO (вывод) при Т=1, =0, , выход DВ в Z-состоянии.

37. Приемопередатчики с двумя двунаправленными шинами.

 

Приемопередатчик с двумя двунаправленными шинами (рис. 98,в).

DA®DB (передача от шины А к шине В) при Т=0, =0, ; DB®DA (передача от шины В к шине А) при Т=1, =0, .

На основе этих структур выпускается все многообразие приемопередатчиков.

589АП26 – 4-х разрядный приемопередатчик с одной двунаправленной шиной (рис. 99,а). CS – выбор кристалла, включение приемопередатчика. DIEN – (Datе Input Enable) управление направлением передачи данных. При = 0 и = 0 передача идет в направлении DI®DB; при = 1 и = 0 - DB®DO. При =1 оба выхода DO и DB находятся в Z-состоянии.

 

Рис. 99

1533ИП6 – 4-х разрядный приемопередатчик с двумя двунаправленными шинами с повышенной помехоустойчивостью (триггеры Шимтта по входу) (рис. 99,б).

Данный приемопередатчик имеет независимые сигналы управления приемом и передачей данных OEA (разрешение выходов DA) и (разрешение выходов DB).

При OEA=0, =0 направление передачи DA®DB.

При OEA=0, =1 приемопередатчик выключен, DA и DB в Z-состоянии.

При OEA=0, =0 направление передачи DB®DA.

Комбинация управляющих сигналов OEA=1 и =0 является запрещенной.

Аналогичную структуру имеют ИМС приемопередатчиков 1533ИП7, 559ИП13, 1533АП26.

ИМС 580ВА86,87; 1834ВА86,87; 1533АП6,9 – 8-разрядные приемопередатчики с двумя двунаправленными шинами, имеющие вход управления направлением передачи Т (рис. 99,в).