ДВОИЧНЫЕ СЧЕТЧИКИ ИМПУЛЬСОВ

Счетчиком импульсов называют устройство,-предназначенное для подсчета числа импульсов, поступаю­щих на его вход, и хранения результата счета в виде кода. Счетчики импульсов широко применяются в изме­рительной технике и в устройствах цифровой обработки информации. Практически любую аналоговую величину (длительность и период повторения импульсов, угол по­ворота, перемещение, скорость и т. п.) можно преобразо­вать в электрические импульсы, число которых пропор­ционально значению аналоговой величины, подсчитать эти импульсы с помощью счетчика и выразить числом или кодом. На таком принципе основана и работа анало-гово-цифровых преобразователей. В ЭВМ счетчики применяются для формирования адресов команд, подсчета количества циклов при выполнении программы, подсчета количества шагов при выполнении операций умножении и деления.

Основные параметры и классификация.Счетчики им­пульсов выполняются на основе триггеров, образующих двоичные разряды. Количество разрядов определяется наибольшим числом, которое должен зафиксировать счетчик. В п-разрядном счетчике имеется один вход для счета импульсов и п выходов для выдачи кода числа под­считанных импульсов.

Основными параметрами счетчиков являются их ин­формационная емкость, или коэффициент пересчета Ксч,и быстродействие. Коэффициент пересчета определяется максимальным числом импульсов, которое может быть подсчитано данным счетчиком, и зависит от количества разрядов. При одном разряде Ксч= 2, при двух разрядах Ксч = 22, при трех — Ксч = 23, при п разрядах Ксч = 2n. После поступления на n-разрядный счетчик 2n импульсов он обнуляется. Следовательно, в таком счетчике может длительное время сохраняться информация о (2n—1) или меньшем числе подсчитанных импульсов. Быстро­действие счетчика определяется двумя величинами: раз­решающей способностью и временем установки очеред­ного состояния. Разрешающая способность tр = 1 / fсч (fсч — частота следования входных импульсов) определяется минимально допустимым временным интервалом между двумя выходными импульсами, при котором не происходит потери счета (сбоя). Время установки представляет собой интервал времени между поступлением импульса на вход счетчика и переходом его в новое состояние.

По целевому назначению счетчики подразделяются на простые и реверсивные. Простые счетчики могут быть суммирующими или вычитающими. В суммирующих счет­чиках каждый вновь поступающий на его вход импульс увеличивает показание счетчика на единицу, а в вычитаю­щих — уменьшает на единицу. Реверсивные счетчики мо­гут работать в обоих режимах: суммирования и вычи­тания.

По способу переключения триггеров во время счета импульсов счетчики подразделяются на асинхронные и синхронные. В асинхронных счетчиках переход каждого триггера (разряда) из одного состояния в противопо­ложное происходит сразу же после изменения сигналов на его управляющих входах. В синхронных счетчиках переключения триггеров при наличии соответствующих сигналов на управляющих входах происходят только в моменты поступления синхронизирующих импульсов.

По коэффициенту пересчета, или по модулю счета, счетчики делятся на двоичные с Ксч = 2n и недвоичные с Ксч≠2n.

По способу организации цепей переноса информации между разрядами различают счетчики с последовательным, сквозным и параллельным переносами.

Двоичные счетчики осуществляют счет поступающих на их вход импульсов в двоичной системе счисления. Основным узлом двоичного счетчика является триггер со счетным запуском, осуществляющий подсчет импульсов по модулю 2. Количество последовательно соединенных триггеров определяет количество разрядов счетчика. Последовательное соединение триггеров осуществляется путем подключения счетного входа каждого последую­щего триггера к выходу предыдущего. Подсчитываемые импульсы подаются на счетный вход первого триггера, являющегося младшим разрядом счетчика.

Суммирующие счетчики с последовательным перено­сом.На рис. 13.8, а показана схема суммирующего четы­рехразрядного счетчика с последовательным переносом на двухступенчатых JK-триггерах. Принцип его работы иллюстрируется графиками, приведенными на рис. 13.8, б.

Перед началом работы все разряды счетчика уста­навливаются в нулевое состояние подачей отрицательного импульса на вход Уст. 0.

Рис. 13.8. Схема суммирующего четырехразрядного счетчика с после­довательным переносом (а) и графики, поясняющие его работу (б)

Первый импульс, поданный на счетный вход первого триггера, устанавливает в состоя­ние 1 первую ступень. Вторая (основная) ступень этого триггера устанавливается в единичное состояние после окончания действия первого импульса с некоторой за­держкой tз1- Состояния остальных триггеров при этом не изменяются. Вторым счетным импульсом первый триг­гер переводится в нулевое состояние, которое устанавли­вается в нем после окончания действия второго импульса. Третий счетный импульс снова переводит первый триггер в единичное состояние и т. д. Таким образом, каждый не­четный импульс, поступающий на счетный вход первого триггера, переводит его в единичное состояние, а каждый четный возвращает в нулевое состояние (график Q1на рис. 13.8, б).В результате на выходе триггера первого разряда образуются прямоугольные импульсы, частота которых в два раза меньше, чем частота входных импуль­сов. Эти импульсы поступают на счетный вход триггера второго разряда. Первый импульс Q1 осуществляет под­готовку единичного состояния триггера второго разряда, которое устанавливается после прекращения действия импульса Q1. Второй импульс Q1возвращает триггер вто­рого разряда в нулевое состояние и т. д. Состояния триг­гера второго разряда будут характеризоваться импуль­сами Q2, частота повторения которых в два раза меньше частоты повторения импульсов Q\. При этом импульсы Q2 оказываются задержанными относительно срезов со­ответствующих входных импульсов Q1 (2-го, 6-го, 10-го и т. д.) на время tз2 > tз1(график Q2 на рис. 13.8, б).

Триггер третьего разряда срабатывает от выходного импульса Q2, и его состояния изображаются импульсами Q3, которые имеют частоту повторения в два раза мень­шую, чем частота повторения импульсов Q2. Кроме того, увеличивается и задержка импульсов Q3относительно входных импульсов: tз3 > tз2 (график Q3 на рис. 13.8, б).

Состояния триггера четвертого разряда характери­зуются его выходными импульсами Q4которые имеют частоту повторения в два раза меньшую, чем частота по­вторения импульсов Q3 (график Q4 на рис. 13.8, б).

Состояния триггеров всех разрядов счетчика при по­ступлении на его вход серии импульсов отображены в табл. 13.2. Из таблицы видно, что максимальное число импульсов, которое может быть однозначно подсчитано счетчиком, определяется числом его разрядов и равно 2п — 1, где п — число разрядов.

Табл. 13.2. Состояния триггеров счетчика

Недостатком счетчика с последовательным переносом является задержка переключения триггеров на каждом шаге передачи единицы от разряда к разряду (tз4 > tз3 > tз2 > tз1). Если tз4превысит временной интервал между счетными (входными) импульсами, произойдет искаже­ние информации. Следовательно, временная задержка переключения триггеров старшего разряда счетчика опре­деляет максимальное значение частоты входных им­пульсов.

Суммирующие счетчики со сквозным переносом.Для повышения быстродействия счетчика применяется сквоз­ной перенос импульсов между разрядами. Он заключа­ется в том, что переключение триггера любого разряда происходит лишь после завершения переходных процессов в триггерах предыдущих разрядов и при условии, что все они находились в единичном состоянии.

В счетчике (рис. 13.9), отличающемся от ранее рас­смотренного наличием на входах третьего и каждого по­следующего триггера схем совпадения, переключения триггеров осуществляются входными импульсами при на­личии на входах J и K логической 1. Триггер 2 переклю­чается входным импульсом при Q1= 1, триггер 3 — при Q1 = Q2 = 1 (при этом q1 = l) и

Рис. 13.9. Схема суммирующего счетчика со сквозным переносом на JK-триггерах

триггер 4 — при Q1 = Q2 = Q3 = 1 (при этом q2=1).После поступления на вход шести импульсов триггер находится в состоянии 0110, при котором Q1 = 0, Q2 = 1, Q3 = 1, Q4 = 0 и, сле­довательно, q1= q2= 0. При поступлении на вход счет­чика 7-го импульса первый триггер подготавливается к переключению, а состояния остальных триггеров не изме­няются. После окончания действия 7-го импульса первый триггер устанавливается в единичное состояние, при ко­тором Q1 = 1, и логические единицы появляются на вхо­дах И1 и И2 (q1= q2= 1). Так как состояния триггеров TT2, TT3 и TT4 не изменились, то задержка установления нового состояния счетчика 0111 определяется временем переключения триггера TT1 и элемента И1.

После поступления на вход 14 импульсов в счетчике записывается число 1110. При этом Q1 = 0; Q2= Q3 = Q4 = 1; q1= q2= 0. После поступления на вход 15-го импульса переключается только первый триггер, и на вы­ходах ЛЭ И1 и И2 появляются логические единицы. При этом Q1 = Q2 = Q3 = Q4 = 1, что соответствует двоичному коду 1111, и 16-й импульс переводит все триггеры в со­стояние, соответствующее логическому нулю.

Таким образом, в счетчиках со сквозным переносом максимальное время переключения составляет

где т— число логических элементов И в цепях переноса; tз.и — задержка переключения одного элемента И; tз.т — задержка переключения триггера.

Суммирующие счетчики с параллельным переносом.Лучшей помехоустойчивостью и меньшим временем пере­ключения обладают счетчики с параллельным переносом. У таких счетчиков на входы J и K каждого последующего триггера через элементы И подаются сигналы со входов всех предыдущих триггеров (рис. 13.10).

Рис. 13.10. Схема суммирующего счетчика с параллельным переносом

В таком счетчике время установления нового состояния всегда равно времени переключения одного разряда. Так как практи­чески все интегральные JK-триггеры на входах имеют встроенные элементы И, то схема такого счетчика не тре­бует дополнительных ЛЭ. Но поскольку число входов встроенных в триггеры элементов И не превышает трех, то на таких триггерах можно выполнить только четырехразрядный счетчик с параллельным переносом. Для увели­чения числа разрядов счетчик разбивают на группы по 4 разряда. В каждой группе осуществляется параллельный перенос, а между группами — сквозной. Такие счетчики называют групповыми.

Вычитающие счетчики.В вычитающих счетчиках пе­реключение триггера последующего разряда происходит при переключении триггера предыдущего разряда из ну­левого состояния в единичное. Принципиальная схема четырехразрядного вычитающего двоичного счетчика по­казана на рис. 13.11. Он отличается от суммирующего

Рис. 13.11. Схема вычитающего двоичного счетчика

счетчика с последовательным переносом (см. рис. 13.8) тем, что счетный вход каждого последующего триггера соединяется с инверсным, а не прямым выходом преды­дущего. Рассмотрим работу такого счетчика.

Предположим, что до поступления входных импульсов все разряды находились в состоянии логического 0. При этом Q1 = Q2 = Q3 = Q4 = 1, что соответствует коду по инверсным выходам 1111.После первого входного им­пульса состояние первого триггера изменится на противо­положное, при котором на счетный вход второго триггера поступит логический сигнал Q1=0. Состояние второго триггера при этом не изменится, и информация по инверс­ным выходам станет 1110. После второго импульса сиг­нал Q1 = 1 изменит состояние второго триггера на Q2 = = 0, а состояния третьего и четвертого триггера не изменится. В счетчике по инвертирующим выходам окажется запи­санным число 1101 и т. д.

Если на входах каждого разряда включить схемы управления, то можно получить реверсивный счетчик, работающий, по выбору, как на сложение, так и на вычи­тание.

 

13.4. ДВОИЧНО-ДЕСЯТИЧНЫЕ СЧЕТЧИКИ

В рассмотренных двоичных счетчиках частота следова­ния импульсов на выходе каждого разряда в два раза меньше частоты поступления импульсов на его вход. Следовательно, каждый разряд двоичного счетчика осуще­ствляет деление частоты входных импульсов на 2, а в целом п-разрядный двоичный счетчик имеет коэффициент деления Kд = 2n. Изменяя число разрядов, можно пост­роить счетчики импульсов с коэффициентами деления 2, 4, 8, 16, 32, 64 и т. д.

Для получения Kд ≠ 2n в счетчике создают обратные связи между разрядами: параллельные, последовательные или смешанные. Наибольшее распространение получили делители частоты с параллельными обратными связями, осуществляемыми со старшего разряда на младшие (рис. 13.12). При осуществлении ОС со старшего п-го

Рис. 13.12. Функциональная схема двоично-десятичного счетчика с па­раллельными обратными связями

разряда на триггер первого разряда последний дополни­тельно изменяет свое состояние при поступлении на его вход импульса ОС, соответствующего моменту появле­ния импульса на выходе старшего разряда. В результате повторное обнуление разрядов n-разрядного счетчика про­изойдет после поступления на вход (2n — 1) импульсов, а не 2n,что соответствует уменьшению коэффициента деления, или коэффициента пересчета, на 1:

При осуществлении ОС со старшего разряда на второй коэффициент деления уменьшается на 2:

а при ОС со старшего разряда на третий:

и т. д. Для определения разрядов, на которые необходимо подать ОС, определяют число М = 2n — Кд,которое затем представляют в двоичном коде. Разряды этого кода, пред­ставленные единицами, соответствуют разрядам счетчика, на которые должны быть поданы обратные связи со стар­шего разряда. По такому принципу может быть выполнен двоично-десятичный счетчик, имеющий Кд = 10. Мини­мальное число двоичных разрядов п и номера разрядов, на которые должна подаваться ОС, определяются следующим образом.

Так как 23= 8, а 24 = 16, то счетчик с Кд = 10 должен иметь не менее четырех двоичных разрядов, т. е. п = 4. Тогда

Двоичный код числа 6 записывается в виде 0110 (для четырехразрядного счетчика). Следовательно, ОС с 4-го разряда должны быть поданы на 2-й и 3-й разряды.

Принципиальная схема асинхронного двоично-десятич­ного счетчика на Т-триггерах приведена на рис. 13.13.

Рис. 13.13. Схема асинхронного двоично-дееятичного счетчика

Двоично-десятичные счетчики широко применяются в измерительной технике, различной связной аппаратуре, устройствах отображения информации в цифровом деся­тичном коде и т. п. Такие счетчики получили название пересчетных декад, или просто декад. Они выпус­каются целиком в интегральном исполнении (серии К155, К176, К511 и др.) или могут быть выполнены из различ­ных интегральных ЛЭ. По принципу построения декады делятся на декады на четырех триггерах и кольцевые.

В декадах на четырех триггерах, кроме основных ОС, осуществляемых со старшего разряда на младшие, для по­вышения быстродействия могут применяться и дополни­тельные ОС с младших разрядов на старшие.

Кольцевые декады строятся на 5 или 10 триггерах. Кольцевая декада на 5 триггерах представлена на рис. 13.14. Состояние каждого триггера декады в пределах

Рис. 13.14. Схема кольцевой декады

цикла деления указано в табл. 13.3. Из таблицы видно, что триггер каждого разряда переключается после по­ступления на его вход С пяти импульсов.

Табл. 13.3. Состояния разрядов кольцевой декады из пяти триггеров

Достоинство кольцевой декады заключается в отсут­ствии дополнительных обратных связей между разрядами.

ШИФРАТОРЫ И ДЕШИФРАТОРЫ

Процесс обработки сигналов с помощью электронных устройств часто начинается с кодирования этих сигналов. В цифровых устройствах, в том числе в ЭВМ, используются, двоичные и двоично-десятичные коды (см. § 13.1), в которых сигналы представляются в виде логических 0 и 1. Двоичную цифру, принимающую значение 0 или 1, называют битом.

Шифратор, или кодер,— это устройство, осуществляющее кодирование сигналов. На рис. 13.15, а приведена схема матричного шифратора, с помощью которого можно осуществить кодирование любой десятичной цифры от 0 до 9 в соответствующее ей четырехразрядное двоичное число. Кодирование осуществляется нажатием кнопок, соответствующих десятичным цифрам. Например, при на­жатии кнопки 9 к источнику питания Е через два нижних (по схеме) диода оказываются подключенными две край­ние вертикальные шины 23 и 20. На двух средних верти­кальных шинах 22 и 21 при этом напряжение равно нулю.

Рис. 13.15. Схема (а) и условное обозначение (б) шифратора

Дешифратором называют устройство, служащее для преобразования кода числа на входе (или комбина­ции входных сигналов) в сигнал на определенном выходе. Условное графическое обозначение дешифратора пока­зано на рис. 13.16.

Если при п входах (где п — число разрядов двоичного числа) дешиф­ратор имеет т = 2п выходов, то такой дешифратор называется полным. При 2п-1<т<2п дешифратор называется неполным или частичным.

Рис. 13.16. Условное обозначение дешиф­ратора

Обычно входы дешифратора подключаются к выходам разрядов регистра или счетчика, на которых формируется код числа.

Правила работы дешифратора на три входа х1, х2 и х3 можно представить табл. 13.4.

Количество выходов такого дешифратора т = 23 = 8 (у0, у1, у2, ..., у7). Сигнал на том или ином выходе де­шифратора появляется только при вполне определенном наборе входных сигналов. Состояние каждого выхода определяется переключательными функциями, представ­ленными в последнем столбце табл. 13.4.

Табл. 13.4. Состояния трехвходового дешифратора

Каждая из этих функций может быть реализована трехвходовым логиче­ским элементом И, как показано на рис. 13.17, а. Прямые и инверсные значения входных переменных поступают на дешифратор непосредственно с прямых и инверсных выхо­дов регистра или счетчика, в которых записан код числа. В зависимости от этого кода появляется логическая 1 на соответствующем выходе. Если, например, х1 = 0 (х1 — старший разряд), а х2 = х3 = 1, то логическая 1 образует­ся только на выходе у3, так как при этом переключательная функция х1х2x3 = 1, а все остальные равны 0.

Рассмотренный дешифратор называется одноступенча­тым или линейным. Его достоинством является высокое, быстродействие, определяемое временем задержки сигна­ла в одном элементе И, а недостатком — значительное, число входов ЛЭ и высокие требования к нагрузочной способности элементов входного регистра (коэффициент разветвления по выходу триггера каждого разряда равен половине числа элементов И). Так как коэффициент раз­ветвления большинства базовых ЛЭ ИМС не превышает восьми, то максимальная разрядность дешифрируемых чисел для линейных дешифраторов без принятия специ­альных мер не превышает п = 4...8.

Усовершенствование структуры дешифраторов воз­можно за счет каскадного объединения отдельных входов. Такие дешифраторы называются многоступенчатыми.

Рис. 13.17. Схемы одноступенчатого (а) и многоступенчатого (б) дешифраторов

К ним относятся пирамидальные и матричные, или прямо­угольные.

Схема пирамидального трехвходового дешифратора приведена на рис. 13.17, б. Легко заметить, что значения у0, у1, ..., у7 определяются теми же переключательными функциями, что и в линейном дешифраторе, однако вместо трехвходовых в пирамидальном дешифраторе использу­ются двухвходовые ЛЭ. При большем числе входных пере­менных увеличивается число ступеней, или каскадов, де­шифратора.

В матричном дешифраторе дешифрируемое слово раз­бивается на несколько подслов, которые дешифрируются на линейных дешифраторах. Выходы линейных дешифра­торов служат входами следующей ступени дешифратора. Вариант схемы матричного дешифратора с десятью вхо­дами п=10 и т=210=1024 выходами показан на рис. 13.18.

Дешифраторы применяются в устройствах управления ЦВМ, для преобразования параллельного кода в после­довательный, построения распределителей импульсов по различным цепям и т. п. На рис. 13.19, а приведена схема статического управления семисегментным вакуумно-люминесцентым индикатором. Управление анодами вакуумно-люминесцетного индикатора осуществляется дешифра­тором, преобразующим двоичный код счетчика в десятич­ный, через ключи К1 — К7. Принципиальная схема ключа

Рис. 13. 18. Функциональная схема матричного дешифратора

Рис. 13.19. Функциональная схема статического управления семпсегментным вакуумно-люмннесцеитным индикатором (а) и принципиальнаясхема ключа,

упрвляющего одним сегментом (б)

на МДП-транзисторах, управляющего одним анодом-сегментом, показана на рис. 13.19, б. При ивх = 1 тран­зистор VT1 открыт, a VT2 закрыт. Так как сопротивление канала открытого транзистора VT1 мало, а закрытого VT2 велико, то напряжение анода-сегмента, коммутируе­мого таким ключом, близко к нулю и этот сегмент не светится. При ивх = 0 открыт транзистор VT2, a VT1 закрыт. Напряжение источника Еа прикладывается почти целиком к соответствующему аноду-сегменту, вызывая его свечение. Подсвечивая различные сегменты, можно с помощью такого люминесцентного индикатора высветить любую цифру от 0 до 9.

Недостатком статического метода управления сегмент­ными люминесцентными индикаторами является резкое увеличение количества ключей при увеличении разряд­ности индицируемого числа. Такой способ экономически приемлем, если число разрядов не превышает 3. При большем числе разрядов используется мультиплексный метод управления.